崗位職責(zé):
1.實現(xiàn) FPGA 外圍接口和總線調(diào)試處理。
2.基于 FPGA 實現(xiàn)信號處理功能。
3.配合硬件工程師進行器件選型,方案設(shè)計。
4.配合算法工程師完成算法驗證與集成。
任職要求:
1、本科或以上學(xué)歷;
2、電子信息、通信工程、計算機、自動化等相關(guān)專業(yè);
3、熟練掌握 verilog 進行 RTL 設(shè)計,有相關(guān)設(shè)計經(jīng)驗者優(yōu)先;
4、熟練使用 vivado、modelsim、matlab 等開發(fā)仿真工具,有相關(guān)設(shè)計經(jīng)驗者優(yōu)先;
職位福利:五險一金、績效獎金、員工旅游、項目獎金、帶薪年假、周末雙休、年終獎、餐補房補交補