職位描述
VHDLVerilog HDL硬件設(shè)計
1、大學(xué)本科及以上學(xué)歷，數(shù)字電路設(shè)計相關(guān)專業(yè)畢業(yè)或有通信基帶相關(guān)從業(yè)經(jīng)驗，具有扎實的數(shù)字電路和模擬電路理論基礎(chǔ)；
2、精通數(shù)字電路設(shè)計，有過FPGA開發(fā)經(jīng)驗的優(yōu)先；
3、熟悉vivado等仿真調(diào)試軟件,善于調(diào)試硬件電路與查找問題；
4、負(fù)責(zé)原理圖設(shè)計，板卡調(diào)試，負(fù)責(zé)硬件研發(fā)穿透式責(zé)任;
5、熟悉基于FPGA的數(shù)字預(yù)處理軟件設(shè)計，需要用VHDL，verilog編寫底層驅(qū)動代碼，了解常用接口的驅(qū)動設(shè)計；
6、有高速ADC及DAC開發(fā)經(jīng)驗者優(yōu)先
7.性格開朗，思路清晰，表達(dá)清晰，善于技術(shù)交流，具備良好的文檔習(xí)慣。
福利待遇：
五險一金；帶薪休假；周期性團建
上班時間：
8:30至17:30
工作地點
南京秦淮區(qū)正陽大廈501
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