職位描述
Verilog電路設(shè)計(jì)
崗位內(nèi)容：
1. 設(shè)計(jì)數(shù)字信號(hào)處理電路和FPGA原型。
2. 編寫(xiě)Verilog HDL代碼，進(jìn)行模擬仿真、綜合和布局布線。
3. 完成FPGA驗(yàn)證測(cè)試，并發(fā)現(xiàn)并解決設(shè)計(jì)問(wèn)題。
4. 實(shí)現(xiàn)FPGA設(shè)計(jì)規(guī)格書(shū)，包括架構(gòu)、設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證。
任職要求：
1. 精通數(shù)字電路設(shè)計(jì)和FPGA設(shè)計(jì)流程。
2. 具有豐富的HDL編程經(jīng)驗(yàn)，熟練使用Verilog HDL語(yǔ)言。
3. 對(duì)數(shù)字信號(hào)處理和FPGA設(shè)計(jì)算法有深入了解。
4. 有良好的溝通、團(tuán)隊(duì)協(xié)作能力和問(wèn)題解決技巧。
5. 本科及以上學(xué)歷，專(zhuān)業(yè)是電子、通信、計(jì)算機(jī)或相關(guān)領(lǐng)域。
1. 設(shè)計(jì)數(shù)字信號(hào)處理電路和FPGA原型。
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3. 完成FPGA驗(yàn)證測(cè)試，并發(fā)現(xiàn)并解決設(shè)計(jì)問(wèn)題。
4. 實(shí)現(xiàn)FPGA設(shè)計(jì)規(guī)格書(shū)，包括架構(gòu)、設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證。
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1. 精通數(shù)字電路設(shè)計(jì)和FPGA設(shè)計(jì)流程。
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3. 對(duì)數(shù)字信號(hào)處理和FPGA設(shè)計(jì)算法有深入了解。
4. 有良好的溝通、團(tuán)隊(duì)協(xié)作能力和問(wèn)題解決技巧。
5. 本科及以上學(xué)歷，專(zhuān)業(yè)是電子、通信、計(jì)算機(jī)或相關(guān)領(lǐng)域。
工作地點(diǎn)
長(zhǎng)沙岳麓區(qū)長(zhǎng)韶婁高速與學(xué)士路交匯處A9棟
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