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更新于 5月23日

高級(jí)硬件開(kāi)發(fā)工程師

2.2-3萬(wàn)
  • 合肥蜀山區(qū)
  • 1-3年
  • 碩士
  • 全職
  • 招1人

職位描述

Verilog HDLC++VHDL電子/半導(dǎo)體/集成電路電子設(shè)備制造儀器儀表制造
崗位職責(zé): 1.負(fù)責(zé)基于FPGA的高速數(shù)據(jù)實(shí)時(shí)處理系統(tǒng)研發(fā) 2.根據(jù)系統(tǒng)指標(biāo)要求進(jìn)行產(chǎn)品硬件設(shè)計(jì),包括原理圖、PCB設(shè)計(jì) 3.負(fù)責(zé)硬件電路的調(diào)試、測(cè)試、軟硬件聯(lián)調(diào); 4.文檔撰寫(xiě):完成設(shè)計(jì)報(bào)告、測(cè)試報(bào)告的撰寫(xiě) 任職資格: 1.碩士及以上學(xué)歷,電子科學(xué)與技術(shù)、微電子學(xué)等相關(guān)專(zhuān)業(yè) 2.熟練掌握硬件描述語(yǔ)言VHDL/Verilog HDL FPGA開(kāi)發(fā),有獨(dú)立項(xiàng)目開(kāi)發(fā)的經(jīng)驗(yàn) 3.熟悉組合和時(shí)序電路的設(shè)計(jì)方式,了解FPGA設(shè)計(jì)中邏輯綜合、布局布線(xiàn)、時(shí)序優(yōu)化的方法;了解硬件語(yǔ)言與FPGA內(nèi)部電路之間的關(guān)系; 4.掌握常用的EDA工具(如AD等電路設(shè)計(jì)軟件) 5.英語(yǔ)四級(jí)及以上,能夠無(wú)障礙閱讀英文技術(shù)手冊(cè) 6.熟悉C++或Matlab編程者優(yōu)先

工作地點(diǎn)

合肥蜀山區(qū)肥西路與望江西路交叉口南140米

職位發(fā)布者

葉女士/HR

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