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更新于 6月27日

形式驗(yàn)證軟件工程師

1-1.7萬(wàn)
  • 合肥蜀山區(qū)
  • 1-3年
  • 碩士
  • 全職
  • 招1人

職位描述

計(jì)算機(jī)軟件
崗位職責(zé): 1. 負(fù)責(zé)數(shù)字電路(Verilog/VHDL)的形式驗(yàn)證(Formal Verification),包括但不限于等價(jià)性檢查(EC)、模型檢查(Model Checking)、屬性驗(yàn)證(Property Verification)等。 2. 開發(fā)、優(yōu)化和維護(hù)形式驗(yàn)證工具或腳本。 3. 與設(shè)計(jì)團(tuán)隊(duì)協(xié)作,制定形式驗(yàn)證策略,編寫屬性的形式化描述。 4. 研究前沿形式驗(yàn)證技術(shù),解決形式驗(yàn)證中的復(fù)雜問題。。 核心技能: 1. 形式驗(yàn)證基礎(chǔ) ü 熟悉形式驗(yàn)證理論(如模型檢查、定理證明)。 ü 熟練使用業(yè)界工具(如Cadence JasperGold、Synopsys VC Formal、Yosys等)。 ü 能編寫高質(zhì)量的SVA(SystemVerilog Assertions)或PSL屬性。 2. Verilog/數(shù)字電路 ü 精通Verilog/VHDL,理解數(shù)字電路設(shè)計(jì)。 ü 熟悉RTL設(shè)計(jì)缺陷(如死鎖、數(shù)據(jù)完整性)的常見形式化驗(yàn)證模式。 3. 工具開發(fā)能力 ü 有形式驗(yàn)證工具開發(fā)經(jīng)驗(yàn)者優(yōu)先。 應(yīng)聘要求: ü 學(xué)歷:碩士及以上(計(jì)算機(jī)/電子工程/數(shù)學(xué)等相關(guān)專業(yè)),優(yōu)秀本科生可放寬。 ü 經(jīng)驗(yàn):3年以上形式驗(yàn)證或工具開發(fā)經(jīng)驗(yàn)(應(yīng)屆生需有相關(guān)項(xiàng)目或論文)。 ü 語(yǔ)言:能閱讀英文技術(shù)文檔。

工作地點(diǎn)

合肥蜀山區(qū)科大國(guó)創(chuàng)軟件股份有限公司

職位發(fā)布者

黃女士/人事行政主管

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