職位描述
DRC檢查LVS檢查GDS檢查FinFET工藝電子/半導(dǎo)體/集成電路
工作職責(zé)描述：
1.版圖設(shè)計(jì)與實(shí)現(xiàn)：負(fù)責(zé)modelling TSK、PCM TSK的版圖設(shè)計(jì)和版圖實(shí)現(xiàn)，確保設(shè)計(jì)的版圖能夠滿足目標(biāo)需求、符合設(shè)計(jì)規(guī)則。
2.物理驗(yàn)證與檢查：進(jìn)行DRC、LVS、Parasitic extraction檢查，確保設(shè)計(jì)無誤，能夠修正問題并優(yōu)化版圖。
3.團(tuán)隊(duì)合作：與其他TSK設(shè)計(jì)工程師、測(cè)試工程師緊密配合，提供技術(shù)支持。
4.文檔編寫：編寫詳細(xì)的技術(shù)文檔，包括版圖設(shè)計(jì)說明、驗(yàn)證報(bào)告等，確保按時(shí)完成交付任務(wù)。
能力要求：
1.教育背景：電子工程、微電子學(xué)、半導(dǎo)體物理或相關(guān)領(lǐng)域的本科及以上學(xué)位。
2.工作經(jīng)驗(yàn)：具備3年以上擁有模擬后端、Pcell設(shè)計(jì)等版圖工作經(jīng)驗(yàn)者優(yōu)先，擁有先進(jìn)制程設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先。
3.技能要求：熟練使用(至少一種)Cadence Virtuoso、Skipper、Klayout等版圖設(shè)計(jì)軟件；熟悉DRC、LVS、Parasitic extraction流程；熟悉(至少一種)Python、shell、Skill、Tcl等編程語言。
工作地點(diǎn)
大興區(qū)STIC北方集成電路技術(shù)創(chuàng)新中心(北京)有限公司
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