詳細(xì)查看工作內(nèi)容:
晶圓研發(fā):
1.負(fù)責(zé)根據(jù) MOSFET 器件的設(shè)計(jì)目標(biāo)(如閾值電壓、導(dǎo)通電阻、開關(guān)速度等),與代工廠合作制定或優(yōu)化工藝方案(如選擇工藝節(jié)點(diǎn)、調(diào)整摻雜濃度、柵極材料等)。確保器件設(shè)計(jì)與代工廠工藝能力(如光刻精度、蝕刻均勻性)匹配,解決工藝兼容性問題;
2.負(fù)責(zé)分析Wafer制造過程中的異常(如參數(shù)漂移、良率損失、可靠性失效),定位工藝步驟中的根源(如光刻偏移、刻蝕殘留、熱預(yù)算偏差等)。提出改進(jìn)方案(如調(diào)整退火溫度、優(yōu)化離子注入劑量),并通過 DOE(實(shí)驗(yàn)設(shè)計(jì))驗(yàn)證效果;
3.負(fù)責(zé)與設(shè)計(jì)團(tuán)隊(duì)協(xié)作,平衡性能、功耗和可靠性(如優(yōu)化柵氧厚度、源漏工程);
4.負(fù)責(zé)制定量產(chǎn)工藝的驗(yàn)收標(biāo)準(zhǔn)(如參數(shù)分布范圍、失效閾值);
5.負(fù)責(zé)建立并維護(hù)各fab及各平臺(tái)的工藝數(shù)據(jù)庫(kù)。
部門建設(shè):
1.新員工培訓(xùn)、培養(yǎng),員工新技能的開發(fā)及培養(yǎng),培養(yǎng)資料整理優(yōu)化;
2.部門流程制度的建設(shè)、完善、優(yōu)化以及監(jiān)督實(shí)施;
3.部門輸出文件的標(biāo)準(zhǔn)化,統(tǒng)一性持續(xù)改善。
其他方面:
1.參與設(shè)計(jì)研發(fā)數(shù)據(jù)庫(kù)的建立;
2.對(duì)研發(fā)項(xiàng)目過程中的創(chuàng)新點(diǎn),撰寫專利,進(jìn)行保護(hù)。
詳細(xì)查看任職要求:
一、年齡:25歲以上;
二、教育水平:本科及以上學(xué)歷,碩士?jī)?yōu)先;
三、專業(yè)要求:電子、微電子相關(guān)專業(yè);
四、知識(shí)要求:
1.了解APQP文件的相關(guān)內(nèi)容;
2.了解晶圓設(shè)計(jì)及流片的工作標(biāo)準(zhǔn)與規(guī)范;
3.熟練掌握半導(dǎo)體器件知識(shí)以及半導(dǎo)體工藝知識(shí);
4.了解晶圓的設(shè)計(jì)、版圖繪制、掩膜版制造等晶圓相關(guān)開發(fā)流程。
五、技能要求:
1.熟悉半導(dǎo)體物理與器件知識(shí),深入理解 MOSFET 工作原理(如載流子輸運(yùn)、短溝道效應(yīng)、柵極堆疊結(jié)構(gòu));
2.精通制造工藝,熟悉 CMOS 工藝流程(如光刻、刻蝕、薄膜沉積、離子注入)及其對(duì)器件性能的影響;
3.具備數(shù)據(jù)分析能力,熟練使用統(tǒng)計(jì)工具(如 JMP、Python/Pandas)分析電性測(cè)試數(shù)據(jù)(如 Id-Vg、Id-Vd 曲線)、良率數(shù)據(jù);
4.具備跨部門協(xié)作能力,能夠與設(shè)計(jì)團(tuán)隊(duì)、代工廠工藝工程師等高效溝通;
5.具備問題解決思維,快速定位復(fù)雜問題的根源(如區(qū)分設(shè)計(jì)缺陷與工藝波動(dòng));
6.熟悉代工廠工藝設(shè)計(jì)套件(PDK)和設(shè)計(jì)規(guī)則(DRC/LVS);
7.了解先進(jìn)工藝趨勢(shì)(如 FinFET、GAA FET)對(duì) MOSFET 設(shè)計(jì)的影響;
8.掌握半導(dǎo)體行業(yè)標(biāo)準(zhǔn)(如 ISO 9001、IATF 16949)和供應(yīng)鏈管理邏輯。
六、工作經(jīng)驗(yàn): 3年以上半導(dǎo)體晶圓研發(fā)相關(guān)工作經(jīng)驗(yàn);
七、健康要求: 身體健康,無(wú)不良嗜好;
八、其他要求: 有一定的洞察能力,較強(qiáng)的邏輯分析能力。具有良好的溝通能力和團(tuán)隊(duì)協(xié)作精神,獨(dú)立工作能力強(qiáng)。性格開朗,有積極認(rèn)真負(fù)責(zé)的態(tài)度,有較強(qiáng)的團(tuán)隊(duì)合作精神。